AI驱动的DRC生产力优化：西门子EDA 2025年台积电OIP演讲

（本文系荣格电子芯片翻译自semiwiki）在快速发展的半导体行业，设计规则检查（DRC）仍然是芯片设计工作流程中的关键瓶颈。西门子EDA在2025年台积电开放创新平台论坛上，以"AI驱动的DRC生产力优化"为主题的演讲，展示了人工智能如何革命性地改进这一过程。

演讲由西门子EDA Calibre产品管理高级总监David Abercrombie，以及AMD专家Stafford Yu和GuoQin Low共同进行，重点介绍了与台积电和AMD合作，在DRC签核的理解、修复、调试和协作方面提升生产力的进展。

演讲首先概述了西门子EDA新的AI工作流系统，该系统旨在提升整个EDA生态系统。它集成了知识捕获、下一代调试平台、AI调试辅助和自动修复功能，最终优化了DRC签核。

其核心是西门子EDA AI系统，这是一个开放、安全的平台，可部署在本地或云端。它包含一个生成式AI界面、一个知识库和一个数据湖，该数据湖整合了西门子EDA数据、Calibre特定数据及客户输入的数据。系统由LLM、ML模型和数据查询API驱动，能够在Calibre、Aprisa和Solido等工具中提供智能解决方案。

主要优点包括单一的安装流程、支持客户集成的灵活性，以及对助手、推理器和代理的支持。该架构确保AI工具运行在客户的硬件上，在加速工作流程的同时保障数据安全。

一个重要焦点是通过AI文档助手和Calibre RVE检查助手来提升用户的理解能力。AI文档助手允许用户通过浏览器或集成的图形用户界面（GUI）查询西门子EDA工具文档，通过RAG生成的引用提供即时答案。它支持特定工具和版本，包含公司文档，并收集反馈以持续改进。该助手与Calibre的结果查看环境（RVE）和Vision AI集成，简化了知识获取。

此外，Calibre RVE检查助手利用台积电的设计规则手册（DRM）数据，将精确的规则描述和专业图像直接嵌入RVE中。这增强了设计师对规则检查的理解，改善了调试体验和效率。同时，RVE检查助手用户笔记功能促进了内部知识共享：设计师可以在RVE中记录修复建议和图像，并将其存储在EDA AI数据湖内的中央数据库中。这个共享的存储库支持全组织范围的查阅，利用集体智慧来改进DRC修复流程。

在自动修复方面，演讲详细介绍了Calibre DesignEnhancer。这是一个基于分析的工具，用于对布线后设计进行签核级别的DRC违规修改。它包括多个模块，如DE Via（通过最大化通孔插入来减少IR压降并提升稳健性）和DE Pge（通过添加符合Calibre nmDRC要求的互连线来增强电源网络，以改善电磁（EM）和IR性能）。该引擎支持LEF/DEF格式，并输出增量、完整或工程变更单（ECO）DEF文件，可与布局布线工具无缝集成。其架构能够处理简单和复杂的金属规则，如间距（M.S., V#.S.）、环绕（M.EN., V.EN.）和禁止图形（EFP.M., EFP.V.），同时考虑连接性和规则依赖性。通过示例展示了如何扩展或修剪边缘来解决端到端间距违规，证明了其在版图环境中的精确性。

在调试方面，Calibre Vision AI解决了全芯片集成挑战，例如处理数十亿个违规时的导航迟缓和视角有限问题。它支持"左移"策略，早期识别问题以实现符合Calibre规范的解决方案。其功能包括智能调试（如通过检查分组处理不良通孔阵列或填充重叠问题）、以20倍速度进行全芯片分析（将71GB数据库缩减至1.4GB并实现即时加载），以及通过书签、ASCII RDB导出和HTML报告实现跨团队协作。与西门子EDA AI系统的集成为工具操作、数据推理和知识访问增添了自然语言处理能力。

AMD的案例证实了其实际效果：在一个涉及3400项检查、产生6亿个错误的设计中，Vision AI将这些错误分组为381个信号，使根因分析速度提高了一倍。热力图揭示了系统性问题，如填充物与时钟单元重叠或断路器单元中缺少CM0，从而压缩了周期时间。

结论

西门子EDA、台积电和AMD之间的这次合作，体现了AI在DRC领域的变革性作用。通过提升工作流程、理解、修复、调试和协作，这些工具有望显著提高生产力，可能缩短设计周期并提升芯片可靠性。随着半导体节点不断演进，此类创新对于在竞争激烈的行业中保持优势至关重要。